Titre :	Le langage systemVerilog : synthèse et vérification des circuits numériques complexes
Type de document :	texte imprime
Auteurs :	Sébastien Moutault ; Jacques Weber
Editeur :	Paris : Dunod
Année de publication :	impr. 2009, cop. 2009
Collection :	Sciences Sup
Importance :	(XII-291 p.)
Présentation :	ill., couv. ill. en coul.
Format :	25 cm
ISBN/ISSN/EAN :	978-2-10-051801-2
Note générale :	La couv. porte en plus : "Cours et exercices corrigés" ; "L3, Master, Ecoles d'ingénieurs" ; "Suppléments en ligne". - L3, Master, Écoles d'ingénieurs Bibliogr. p. [288]. Index
Langues :	Français
Mots-clés :	Verilog (langage de description de matériel informatique)  Circuits intégrés numériques:conception et construction  Langages de description de matériel informatique -
Index. décimale :	621395
Résumé :	L'utilisation d'un langage évolué (VHDL, Very High speed integrated circuits Hardware Description Langage) dans la modélisation et la conception des circuits intégrés numériques est aujourd'hui indispensable. SystemVerilog est l’un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d’abstraction des langages objets qui permettent la vérification de systèmes complexes. Cet ouvrage propose de découvrir l'ensemble des possibilités offertes par le langage VHDL. Les tests et les pièges à éviter lors de la démarche d'élaboration d'un composant numérique sont également présentés, à travers un exemple "fil rouge". Des exercices corrigés complètent le cours. Cette cinquième édition a été revue, corrigée et actualisée et les applications ont été remaniées afin de gagner en clarté. Le livre est organisé en quatre parties : Une première exploration rapide permet de découvrir l’ensemble du langage. La seconde partie présente la boite à outils dont se serviront les deux parties suivantes. La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules. La dernière partie est consacrée à la mise en place d’un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).
Note de contenu :	Modélisation et synthèse : le même langage. Conception et vérification, le langage VHDL à travers un projet. Un contrôleur de liaison série asynchrone. Décrire le circuit. Vérifier son fonctionnement. Quelques pièges. Simulation de la sémantique du langage VHDL au modèle rétro-annoté vital. Parallélismes et algorithmes séquentiels : signaux, variables et processus. Bus, conflits et arithmétiques de vecteurs : le standard IEEE-1076.3. Communiquer avec l'environnement et le simulateur. Violation des règles temporelles. Le langage VHDL, éléments de syntaxe. Le formalisme de Backus et Naur. Les objets du langage. Les instructions. Structures d'un programme.
Permalink :	./index.php?lvl=notice_display&id=13865

Le langage systemVerilog : synthèse et vérification des circuits numériques complexes [texte imprime] / Sébastien Moutault ; Jacques Weber . - Paris : Dunod, impr. 2009, cop. 2009 . - (XII-291 p.) : ill., couv. ill. en coul. ; 25 cm. - (Sciences Sup) .
ISBN : 978-2-10-051801-2
La couv. porte en plus : "Cours et exercices corrigés" ; "L3, Master, Ecoles d'ingénieurs" ; "Suppléments en ligne". - L3, Master, Écoles d'ingénieurs
Bibliogr. p. [288]. Index
Langues : Français

Mots-clés :	Verilog (langage de description de matériel informatique)  Circuits intégrés numériques:conception et construction  Langages de description de matériel informatique -
Index. décimale :	621395
Résumé :	L'utilisation d'un langage évolué (VHDL, Very High speed integrated circuits Hardware Description Langage) dans la modélisation et la conception des circuits intégrés numériques est aujourd'hui indispensable. SystemVerilog est l’un des langages de description des circuits numériques les plus récents (2005). Il est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il hérite à la fois des capacités de description de modules synthétisables et des facultés d’abstraction des langages objets qui permettent la vérification de systèmes complexes. Cet ouvrage propose de découvrir l'ensemble des possibilités offertes par le langage VHDL. Les tests et les pièges à éviter lors de la démarche d'élaboration d'un composant numérique sont également présentés, à travers un exemple "fil rouge". Des exercices corrigés complètent le cours. Cette cinquième édition a été revue, corrigée et actualisée et les applications ont été remaniées afin de gagner en clarté. Le livre est organisé en quatre parties : Une première exploration rapide permet de découvrir l’ensemble du langage. La seconde partie présente la boite à outils dont se serviront les deux parties suivantes. La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules. La dernière partie est consacrée à la mise en place d’un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology).
Note de contenu :	Modélisation et synthèse : le même langage. Conception et vérification, le langage VHDL à travers un projet. Un contrôleur de liaison série asynchrone. Décrire le circuit. Vérifier son fonctionnement. Quelques pièges. Simulation de la sémantique du langage VHDL au modèle rétro-annoté vital. Parallélismes et algorithmes séquentiels : signaux, variables et processus. Bus, conflits et arithmétiques de vecteurs : le standard IEEE-1076.3. Communiquer avec l'environnement et le simulateur. Violation des règles temporelles. Le langage VHDL, éléments de syntaxe. Le formalisme de Backus et Naur. Les objets du langage. Les instructions. Structures d'un programme.
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